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<project source="2.7.1" version="1.0">
This file is intended to be loaded by Logisim (http://www.cburch.com/logisim/).
<lib desc="#Wiring" name="0">
<tool name="Splitter">
<a name="facing" val="south"/>
</tool>
<tool name="Probe">
<a name="facing" val="south"/>
</tool>
<tool name="Pull Resistor">
<a name="facing" val="north"/>
</tool>
</lib>
<lib desc="#Gates" name="1"/>
<lib desc="#Plexers" name="2"/>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
<tool name="ROM">
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#Base" name="6">
<tool name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
</lib>
<main name="main"/>
<options>
<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
</options>
<mappings>
<tool lib="6" map="Button2" name="Menu Tool"/>
<tool lib="6" map="Button3" name="Menu Tool"/>
<tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="6" name="Poke Tool"/>
<tool lib="6" name="Edit Tool"/>
<tool lib="6" name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin">
<a name="tristate" val="false"/>
</tool>
<tool lib="0" name="Pin">
<a name="facing" val="north"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
</tool>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
</toolbar>
<circuit name="main">
<a name="circuit" val="main"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif plain 12"/>
<appear>
<rect fill="none" height="60" stroke="#000000" stroke-width="2" width="50" x="60" y="50"/>
<text font-family="SansSerif" font-size="10" text-anchor="middle" x="84" y="72">7disp_driv</text>
<circ-port height="8" pin="230,130" width="8" x="56" y="76"/>
<circ-port height="10" pin="460,100" width="10" x="65" y="45"/>
<circ-port height="10" pin="470,100" width="10" x="75" y="45"/>
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<circ-port height="10" pin="490,100" width="10" x="95" y="45"/>
<circ-port height="10" pin="460,160" width="10" x="65" y="105"/>
<circ-port height="10" pin="470,160" width="10" x="75" y="105"/>
<circ-port height="10" pin="480,160" width="10" x="85" y="105"/>
<circ-port height="10" pin="490,160" width="10" x="95" y="105"/>
<circ-anchor facing="east" height="6" width="6" x="57" y="47"/>
</appear>
<wire from="(410,130)" to="(420,130)"/>
<wire from="(440,80)" to="(450,80)"/>
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<wire from="(250,130)" to="(270,130)"/>
<wire from="(230,130)" to="(250,130)"/>
<comp lib="0" loc="(450,80)" name="Splitter">
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<a name="incoming" val="4"/>
</comp>
<comp lib="0" loc="(450,180)" name="Splitter">
<a name="facing" val="north"/>
<a name="fanout" val="4"/>
<a name="incoming" val="4"/>
<a name="appear" val="right"/>
</comp>
<comp lib="0" loc="(250,140)" name="Pull Resistor">
<a name="facing" val="north"/>
</comp>
<comp lib="0" loc="(420,130)" name="Splitter">
<a name="incoming" val="8"/>
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<a name="facing" val="south"/>
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<a name="labelloc" val="east"/>
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<a name="facing" val="north"/>
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<a name="facing" val="north"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
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<comp lib="0" loc="(250,120)" name="Probe">
<a name="facing" val="south"/>
<a name="radix" val="10unsigned"/>
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<comp lib="0" loc="(230,130)" name="Pin">
<a name="width" val="4"/>
<a name="tristate" val="false"/>
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<comp lib="0" loc="(470,100)" name="Pin">
<a name="facing" val="north"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
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<comp lib="4" loc="(410,130)" name="ROM">
<a name="addrWidth" val="4"/>
<a name="contents">addr/data: 4 8
7e 12 bc b6 d2 e6 ee 32
fe f2
</a>
</comp>
<comp lib="0" loc="(460,160)" name="Pin">
<a name="facing" val="south"/>
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<a name="labelloc" val="east"/>
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<comp lib="0" loc="(460,100)" name="Pin">
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